二进制全加器的实现主要分为逻辑表达式和Verilog代码两部分，具体如下：

一、逻辑表达式

全加器由三个输入（A、B、C_in）和两个输出（sum、c_out）组成，其逻辑表达式为：

和输出（sum）：

$$

text{sum} = A cdot B cdot C_{text{in}} + A' cdot B cdot C_{text{in}}' + A cdot B' cdot C_{text{in}}' + A' cdot B cdot C_{text{in}}

$$

进位输出（c_out）：

$$

text{c_out} = A cdot B + B cdot C_{text{in}} + A cdot C_{text{in}}

$$

该表达式通过与门、或门和非门实现。

二、Verilog代码实现

以下是使用Verilog描述的全加器模块，满足每个门最多四个输入端的要求，并包含测试激励模块：

```verilog

module fulladd(

input wire [2:0] a, // 3位输入A

input wire [2:0] b, // 3位输入B

input wire [1:0] c_in, // 2位输入C_in（低位进位）

output reg [2:0] sum, // 3位输出sum

output reg c_out // 1位输出c_out

);

wire t1, t2, t3, s1, s2;

always @(*) begin

t1 = a & b & c_in; // a·b·c_in

t2 = a & b & ~c_in; // a·b·c_in'

t3 = a & ~b & c_in; // a·b'·c_in

t4 = ~a & b & c_in; // a'·b·c_in

s1 = t1 | t2 | t3 | t4; // sum

t1 = a & b & c_in; // a·b·c_in

t2 = a & b & ~c_in; // a·b·c_in'

t3 = a & ~b & c_in; // a·b'·c_in

t4 = ~a & b & c_in; // a'·b·c_in

s2 = t1 | t2 | t3 | t4; // sum

c_out = t1 | t2 | t3; // c_out

end

endmodule

// 测试激励模块

module tb_fulladd();

reg [2:0] a, b, c_in;

wire [2:0] sum, c_out;

fulladd uut (

.a(a),

.b(b),

.c_in(c_in),

.sum(sum),

.c_out(c_out)

);

initial begin

// 测试所有输入组合

$monitor("A=%b B=%b C_IN=%b SUM=%b C_OUT=%b", a, b, c_in, sum, c_out);

100; // 延时100个时间单位

$finish;

end

endmodule

```

三、说明

输入输出定义：

`a`、`b`为3位二进制加数，`c_in`为低位进位信号，`sum`为3位和，`c_out`为进位输出。

逻辑实现：

通过组合与门、或门实现真值表中的各项，最终输出`sum`和`c_out`。

测试模块：

使用`$monitor`语句对所有2^3=8种输入组合进行测试，验证功能正确性。

以上内容综合了逻辑表达式与硬件描述语言的实现方式，满足题目要求。